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AMD Zen 6 pode estrear chiplets com 12 núcleos e 48 MB de cache L3 — e isso muda o jogo no chiplet design.

Um leaker confiável soltou na rede que o Zen 6, próxima grande arquitetura de CPU da AMD, abandona o clássico CCD de 8 núcleos para adotar chiplets de 12 núcleos completos, todos em um único CCX compartilhando 48 MB de cache L3.

O rumor vem de fontes como HXL no X e já ecoa em sites técnicos sérios. Se confirmado, é a primeira vez desde Zen 1 que a AMD aumenta a densidade de núcleos no CCD principal de alto desempenho (excluindo variantes Zen c de eficiência).

O que o rumor detalha tecnicamente

Cada CCD Zen 6 teria:

12 núcleos de performance plena (não misturados com efficiency cores no mesmo die).

48 MB de cache L3 compartilhado (contra 32 MB no Zen 5).

Tamanho do die em torno de ~76 mm² (ligeiramente maior que os ~71 mm² do Zen 5, apesar de 50% mais núcleos e cache).

Processo de fabricação TSMC N2 (2 nm class), que entrega densidade de transistores suficiente para caber tudo sem explodir o custo ou o yield.

Mantém a proporção cache-por-núcleo idêntica à do Zen 5: 4 MB L3 por núcleo.

Isso significa que o ganho não vem de cache “extra” por núcleo, mas de escalar o número total de núcleos por chiplet sem sacrificar latência ou eficiência de acesso ao cache compartilhado.

Por que 12 núcleos por CCD importa

Primeiro mergulho analítico.

Desde Zen 2 a AMD fixa 8 núcleos por CCD nos dies de alto clock (Ryzen mainstream e high-end). Isso facilita yields, modularidade chiplet e compatibilidade com I/O die.

Passar para 12 núcleos permite configurações mais potentes com menos chiplets: um Ryzen topo de linha poderia chegar a 24 núcleos com apenas dois CCDs, ou 48 núcleos em server com quatro, reduzindo latência inter-CCD e consumo em designs multi-die.

O cache maior compensa o aumento de núcleos: mais threads disputando o mesmo pool L3, mas com proporção mantida, evita gargalos em workloads sensíveis a cache (gaming, simulações, compilação).

Trade-off: die um pouco maior pode pressionar yields no início do nodo 2 nm, mas a densidade alta sugere que AMD está apostando pesado na maturidade do processo TSMC.

Segundo mergulho.

Impacto em V-Cache e gaming.

Rumores indicam que variantes X3D (ou equivalentes) continuariam com stacked cache. Com 48 MB base + 96 MB stacked (padrão recente), um CCD Zen 6 X3D poderia atingir 144 MB L3 — número insano para latência baixa em jogos.

Isso reforça a liderança da AMD em gaming cache-sensitive, onde o bottleneck não é IPC bruto, mas quanta memória rápida o núcleo acessa sem ir para DRAM.

Terceiro mergulho.

Consequências para o ecossistema AM5/AM6.

Se Zen 6 mantiver socket compatibilidade (provável, dado o ciclo AM5 longo), usuários atuais ganham upgrade direto para arquiteturas mais densas.

Mas o salto de 8→12 núcleos por CCD pode exigir ajustes em motherboards (VRM, cooling) para suportar cargas multi-thread mais altas em configurações topo.

Hipótese plausível: AMD usa isso para diferenciar linhas — CCDs de 12 núcleos nos Ryzen 9000/10000 series high-end, enquanto mantém opções mais baratas com CCDs menores ou Zen 6c.

Riscos: se o nodo 2 nm atrasar ou yields iniciais forem ruins, lançamento pode escorregar para 2027+, atrasando o ciclo após Zen 5.

Análise da equipe

O rumor é consistente entre múltiplas fontes e faz sentido técnico: aproveita densidade do 2 nm para escalar core count sem explodir die size ou latência.

Pontos fortes potenciais: melhor scaling multi-thread, custo por núcleo menor em escala, liderança reforçada em cache-heavy workloads.

Fraquezas: dependência crítica do nodo TSMC N2 (ainda em ramp-up), possível aumento sutil de consumo em clocks altos com mais núcleos ativos.

O que ninguém discute ainda: impacto em eficiência energética. Mais núcleos por die pode ajudar em power-limited scenarios (laptops, mini-PCs), mas só se o IPC e clocks subirem proporcionalmente.

Conclusão

Zen 6 parece mirar não em IPC revolucionário, mas em densidade estrutural — mais núcleos, mais cache, die compacto.

Se o leak se confirmar, AMD continua ditando o ritmo no design chiplet, forçando Intel a reagir com Arrow Lake refresh ou Lunar Lake successors.

E se o futuro for CPUs com “menos dies, mais poder por die”?

Talvez o meme vire: “lembra quando 8 núcleos por chiplet era o padrão? Bons tempos… de 2024”.